Studentische Arbeiten (BA, MA und HiWi)

Wir bieten verschiedene Themen zu Bachelor- und Masterarbeiten sowie HiWi-Tätigkeiten zu Themen aus dem Bereich applikationsspezifische Prozessoren, Compilerentwicklung, Architekturentwurf und anwendungsorientierte Hardwareentwicklung sowie Lehre an. Bei Interesse können Sie die entsprechenden wissenschaftlichen Mitarbeiter oder Prof. Dr.-Ing. Payá Vayá kontaktieren.

Titel	Art	Betreuer	Projekt
Fault Injection Analysis on a RISC-V Processor	MA/BA	Trumann	RADHARD
Instruction Set Simulator of a RISC-V Processor	MA/BA	Thieu	DI-GATE-V/ ZuSE-KI-AVF
PCIe-Anbindung eines massiv-parallelen Vektorprozessors auf einem FPGA	MA/BA	Thieu	ZuSE-KI-AVF
Implementation and Integration of RISC-V ISA Extensions	MA/PA	Homann	DI-GATE-V
Arithmetic Implementations on FPGA Architectures	BA	Homann	DI-GATE-V
Implementation of Microarchitecture Paradigms	MA/PA	Homann	DI-GATE-V
RISC-V Peripherals for DLR Simulator	MA/PA	Homann	DI-GATE-V
Evaluation of RISC-V Softcore using Standard Benchmarks	BA	Homann	DI-GATE-V
Extension of PATARA (a REVERSI based Verification Tool)	MA/PA	Homann	DI-GATE-V

Art	Student	Thema	Betreuer
Masterarbeit	Tobias Winkler	Implementierung eines RISC-V Multicore Systems zur Flugregelung eines Hubschraubers	Thieu/Homann
Bachelorarbeit	Ngapna Njikam Adam Mfoluop	CNN Evaluation and Analysis with V2V2PRO Framework	Thieu

Art	Student	Titel	Betreuer	Datum
Bachelorarbeit	Wassim Chebili	Design and Implementation of a Processor Core Architecture for Accelerated Logic Simulation	Weißbrich	2025
Bachelorarbeit	Omar Khayat	Untersuchung des Fehlerverhaltens eines RISC-V-Prozessorkerns durch Fehlerinjektion	Trumann	2025
Bachelorarbeit	Marco Ochsenfahrt	Fehlerinjektion in LUT auf FPGA-Netzlistenebene	Trumann	2025
Bachelorarbeit	Davira Nginkeu	Implementierung und Verifikation einer Floating Point Unit in VHDL	Thieu	2025
Projektarbeit	Tobias Winkler	Implementation and Verification of a Generic DDR4 Memory Controller	Thieu	2025
Bachelorarbeit	Felix Schumacher	Implementation and Evaluation of a Framework for Timing Simulations of Logic Gate Netlists	Paya Vaya	2024
Bachelorarbeit	Florian Potkowa	Implementation of a Novel Micro-Vertical SIMD Methodology for a Vertical Vector Processor Architecture	Thieu	2024
Bachelorarbeit	Zichen Yang	Implementation of a Trace Analyzer and Cache Simulator for a Direct Cached Memory Access	Thieu	2024
Masterarbeit	Jingwei Li	Extension of an Instruction-Set Simulator for a Massive-Parallel Vector Processor by an Open-Source DRAM Simulator	Thieu	2024
Masterarbeit	Jasper Homann	Implementation and Optimization of a Configurable RISC-V Processor for a GateMate FPGA	Thieu	2024
Projektarbeit	Levi Elsner	Implementation and Evaluation of 2D Register File Structures for VLIW-SIMD Processors	Paya Vaya	2024
Bachelorarbeit	Ken Bienek	AlphaLogic: Logic Synthesis using Reinforcement Learning	Stuckmann	2024
Masterarbeit	Praseeda Palakurthiwar	Semi-Global-Matching on a Massive-Parallel Vector Processor	Thieu	2024
Bachelorarbeit	Katharina Gansweidt	Implementierung und Evaluation von verschiedenen Cache Replacement Strategien für einen Multi-Port Direct Cached Memory Access	Thieu	2024
Projektarbeit	Jasper Homann	ISA-Extension of a Vertical Vector Processor Architecture with a Novel Micro-Vertical SIMD Methodology	Gesper	2024
Bachelorarbeit	Valentin Göbel	Implementation of Communication Interfaces for a RISC-V Processor Design	Trumann	2024
Masterarbeit	Matthias Pfaff	Implementation of a Configurable RISC-V Pipeline and Evaluation on an FPGA	Gesper	2024
Bachelorarbeit	Tobias Göger	Extending an CNN Converter Framework for a Massive-Parallel Vector Processor Architecture with Fully-Connected-Layer	Thieu	2023
Bachelorarbeit	Axel Emrich	Implementierung und Optimierung eines YOLOv7 Neuralen Netzwerkes für eine Vektorprozessorarchitektur	Gesper	2023
Masterarbeit	Tobias Walther	Implementation of a RISC-V Processor-Trace-Module and Evaluation on an FPGA	Gesper	2023
Bachelorarbeit	Germain Seidlitz	FPGA Optimization and Evaluation of a Minimal and Flexible Processor Architecture for System State Control	Weissbrich	2023
Masterarbeit	Jing Xiao	Implementation, Integration and Evaluation of an Audio Interface for a Very Long Instruction Word Processor	Stuckmann	2023
Bachelorarbeit	Levi Elsner	Implementation of Multi-Head Attention in Transformer Networks for a Massive-Parallel Vector Processor Architecture	Thieu	2023
Masterarbeit	Yufeng Du	Implementation and Optimization of a Library for Calculation of Non-Linear Functions on a Vector Processor Architecture	Gesper	2023
Bachelorarbeit	Lucy Wöbbekind	Verification of a RISC-V Processor with the Reversi Methodology	Gesper	2022
Bachelorarbeit	Alicja Konior	Implementierung und Evaluation einer konfigurierbaren Pipeline für eine RISC-V Prozessor Architektur	Gesper	2022
Bachelorarbeit	Jasper Homann	Implementation and Evaluation of the Deformable Convolution Layer on a Massive-parallel Vector Processor Architecture	Gesper	2022
Masterarbeit	Zihao Li	Evaluation of Convolutional NN Layers of GPUs and a Vertical Vector Processor	Gesper	2022
Masterarbeit	Dustin Frey	Neural Network based Instruction Scheduling for Application-Specific Instruction Set Processors	Stuckmann	2022

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