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DI-GATE-V - Hochoptimierte Open-Source-RISC-V-Prozessoren für universelle Anwendungen

Um Zeitersparnis bei der Chipentwicklung moderner Systems-on-Chip (SoCs) zu erzielen und die Entwicklungskomplexität zu verringern, ist es unerlässlich, auf IP-Komponenten (Intellectual Property) zurückzugreifen, welche sowohl proprietär als auch als Open-Source-Module angeboten werden. Relevant sind programmierbare Soft-Core-Prozessoren, welche als Steuerungseinheit in SoCs verwendet werden und ebenfalls quelloffen (Open Cores) zur Verfügung stehen. Trotz der Vorteile von Open Cores, wie einer modifizier- und erweiterbaren Hardwarebeschreibung, sind die Nachteile vieler Hardwareprojekte aus verschiedenen Quellen signifikant. In vielen Fällen liegt lediglich eine sog. Behavioral-Hardwarebeschreibung vor, welche für unterschiedliche Zielplattformen (ASIC, FPGA) und Designvorgaben nicht immer optimal abgebildet wird. Weitere Schwächen sind eine häufig nicht vollständige und bei Hardware-Änderungen unflexible Verifikationsstrategie sowie fehlende Anwendungsbeispiele für den Synthese- und Implementierungs-Toolflow.

In diesem Projekt soll den genannten Schwächen durch die Entwicklung einer hochoptimierten und konfigurierbaren Soft-Core-Prozessorfamilie (z.B. Multi-Cycle- oder Pipeline-Mikroarchitekturen) auf Basis der RISC-V Open-Source-Instruktionssatz-Architektur begegnet werden. Dazu wird Compiler-Unterstützung durch Erweiterung der Architektur-Targets des existierenden LLVM-Backends für die unterschiedlichen Mikroarchitekturen hinzugefügt. Durch einen abgestimmten Open-Source-Synthese-Toolflow werden optimierte Netzlisten generiert. Diese können für unterschiedliche Zielplattformen verwendet werden, um optimierte Hardwareabbildung zu erreichen. Das resultierende Open-Source-Framework (Prozessorfamilie, Compiler-Backend, Synthese-Toolflow, Anwendungsbeispiel) soll veröffentlicht werden. Zu Demonstrationszwecken werden im Rahmen des Vorhabens verschiedene Beispielanwendungen implementiert werden, die auf dem Cologne Chip GateMate-FPGA umgesetzt werden sollen.

Leitung: Prof. Dr.-Ing. Payá Vayá
Team: M.Sc. Jasper Homann, M.Sc. Gia Bao Thieu
Laufzeit: 2024-2027
Förderung: Bundesministerium für Bildung und Forschung

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