Die Integration von applikationsspezifischen Instruktionssatzprozessoren (ASIP) in eingebettete Systeme und deren Programmierung ermöglichen die Realisierung einer Vielzahl von neuen Anwendungen. Viele dieser Anwendungen müssen dabei auch unter diversen harten Vorgaben (z. B. geforderte Rechenleistung, Echtzeitfähigkeit, beschränkte Leistungsaufnahme, Umgebungsbedingungen wie hoher Temperatur oder radioaktiver Strahlung) arbeiten. In diesem Kontext umfasst das Forschungsspektrum von ASIPs die Bereiche von anwendungsspezifischen Algorithmen über Compilerentwicklung, den ASIP Architektur-Entwurf bis zu Hardware-Realisierung und Technologie-Aspekten. Der Kern der Forschung des Fachgebiets konzentriert sich auf Methoden und Verfahren für ASIP-Entwurf sowie deren Hardware-Realisierung und Compiler-Unterstützung.
Für Anwendungen werden Algorithmen entworfen und in gängigen Programmiersprachen, wie z. B. C programmiert. Dieser Programmcode wird von Compilern in Maschinencode übersetzt, der direkt von ASIPs ausgeführt werden kann. Ein Teil meiner Forschung konzentriert sich auf Backend-Compiler, die in direkter Verbindung mit dem ASIP-Entwurf stehen. Hierbei werden neuartige Compileralgorithmen untersucht, die zu einer effizienteren Nutzung von ASIP-Mechanismen durch den generierten Code führen. Die Spezialisierung von generischen Prozessoren für spezifische Anwendungen (ASIP-Entwurf) umfasst eine Vielzahl von Aspekten, wie z. B. Computer-Arithmetik, parallele Ausführung von Instruktionen, parallele Datenverarbeitung, Speichersysteme und -hierarchien. Damit können verschiedene Ziele wie High-Performance, Low-Power oder Fehlertoleranz erzielt werden. Diese Konzepte sind eng verknüpft mit deren Hardware-Realisierung auf Zielplattformen wie Field Programmable Gate Arrays (FPGAs) oder ASICs. Daher ist auch ein Blick auf die Fertigungs-Technologie für eine optimale Hardware-Realisierung unbedingt erforderlich.
Die Betrachtung des gesamten Spektrums und deren Zusammenhang im Forschungsgebiet von ASIPs ermöglicht umfassende Forschung an neuartigen Methoden und Hardware-Mechanismen für eine effiziente ASIP-Entwicklung und Hardwarebeschleuniger über die einzelnen Schwerpunkte hinaus.
Beispielthemen:
Ein wesentliches Ziel in jedem Forschungsprojekt ist immer die Realisierung von Demonstratoren auf Basis von programmierbaren, heterogenen Systemen oder rekonfigurierbaren Bauelementen (FPGA), welche die Verifikation und Validierung der erforschten Methoden und Verfahren ermöglichen. In Projekten mit ASIC Entwicklung werden Prototyp gebaut, wie am Beispiel der Fertigung des Stochastic-ASIC durch das Fraunhofer Institut für Mikroelektronische Schaltungen und Systeme in einer SOI-Technologie als Vorarbeit des DFG-Antrags PA 2762/1-1 „Quantifizierung des Trade-Offs zwischen Energie und Berechnungsgenauigkeit in Computer Vision Prozessorarchitekturen erweitert mit stochastischen Berechnungsmechanismen“, sowie der Fertigung des Hörgeräteprozessors KAVUAKA in einer 40 nm Technologie im Rahmen des Exzellenzclusters Hearing4all.
Innovative Fahrerassistenzsysteme erfordern neue, leistungsfähige Hardwareplattformen, die in der Lage sind, hochauflösende und mehrdimensionale Datenmengen in Echtzeit zu verarbeiten. Mit dem Ziel der Entwicklung einer solchen Hardware auf Basis einer skalierbaren und flexibel programmierbaren Architekturplattform hat das EIS erfolgreich an der ZuSE-Ausschreibung des BMBF zu Themen der künstlichen Intelligenz teilgenommen. Das EIS arbeitet in einem Konsortium an einer Open-Source Vektorprozessorarchitektur, die sich besonders für ressourcenintensive KI-Algorithmen eignet. Durch die vertikale Verarbeitung von Datenvektoren und komplexe Adressierungsmodi können neuronale Netze effizient berechnet werden. Das EIS entwickelt an der Systemarchitektur sowie einer Demonstration der Architektur auf Basis einer FPGA-Beschreibung.
Die Charakterisierung von elektronischen Komponenten unter Einfluss von diversen Bestrahlungsarten ist heutzutage von besonderer Bedeutung. Durch die genaue Charakterisierung ist die Entwicklung von Modellen möglich, um neuartige Schutzmechanismen gegenüber Strahlungseinflüssen zu entwickeln. Die Empfindlichkeit einer elektronischen Komponente hängt stark von der Dimensionierung sowie dem Fertigungsprozess ab. Moderne integrierte Schaltungen, die durch die fortschreitende Miniaturisierung in immer kleineren Strukturgrößen vorliegen, werden dabei immer empfindlicher gegenüber Bestrahlung. Daher steigt die Notwendigkeit, die Charakterisierung und Modellierung solcher Technologien durchzuführen, um effizient implementierte, robuste Elektronik zu entwickeln.
Aktuelle digitale Signalprozessoren (DSPs) basieren auf einer Very Long Instruction Word-Architektur (VLIW), welche durch die parallele Ausführung von Operationen eine besonders hohe Performanz bietet. Die Parallelisierung erfolgt dabei durch VLIW-Compiler, indem unabhängige Operationen des Eingangsprogramms in sehr lange Instruktionsworte kombiniert werden. In diesem Projekt wird der Einsatz eines Multi-Objective Evolutionary Algorithm-Ansatzes (MOEA) in VLIW-Compilern für kombiniertes Instruction-Scheduling, Registerallokation und Code-Selection untersucht. Durch die evolutionäre Entwicklung einer Population von Lösungen bietet dieser Ansatz die Flexibilität für den Einsatz mit verschiedenen Zielarchitekturen ("Retargetable Compiler") und überwindet außerdem die Beschränkungen traditioneller statischer Heuristiken. Unterschiedliche Ansätze werden untersucht, mit aktuellen heuristikbasierten Compilern ("List Scheduling") verglichen und auf vier unterschiedlichen kommerziellen und Forschungs-VLIW-DSPs evaluiert. Mithilfe zwei verschiedener DSP-Entwicklungsplattformen werden auch die Auswirkungen des Instruction-Schedulings auf die Verlustleistungsaufnahme untersucht.
Im Rahmen dieses Projekts soll ein Hardware/Software-Framework erstellt werden, mit dem einfach und schnell Anwendungen aus dem Bereich der Bildverarbeitung erstellt, evaluiert und auf die in diesem Projekt entwickelte massiv-parallele Verarbeitungsplattform abgebildet werden können. Die Komplexität dieser Anwendungen reicht dabei von einfachen Filterungen bis hin zu weitreichender Objekterkennung mittels künstlicher neuronaler Netze sowie deren Training. Das EIS entwickelt eine skalierbare, massiv-parallele Architektur mit zahlreichen Rechenkernen, welche für den Einsatz auf dem Dream Chip Technologies (DCT) DCT10A System-on-Module optimiert ist.