Vom 8. bis 10. Oktober 2025 fand in Dresden die IEEE Cross-disciplinary Conference on Memory-Centric Computing (CCMCC 2025) statt. Gia Bao Thieu präsentierte dort seine aktuelle Arbeit „Design Space Exploration of a Direct Cached Memory Access Controller Optimized for HBM Memory Systems using TAPRE-HBM“.

Die Forschung entstand in Kooperation zwischen der Abt. Technische Informatik (EIS) der TU Braunschweig und dem Institut für Angewandte Mikroelektronik und Datentechnik (Integrierte Systeme) der Universität Rostock. Ziel ist es, Speicherarchitekturen für massiv-parallele Prozessoren weiterzuentwickeln und das Zusammenspiel von Prozessor- und Speicherdesign zu optimieren.

Durch die Integration von High Bandwidth Memory (HBM) mit einer neuartigen multi-port Direct Cached Memory Access (DCMA)-Architektur wird die Speicherbandbreite moderner Systeme effizient ausgenutzt. Mithilfe des FPGA-basierten TAPRE-HBM-Frameworks wurde die Speicherarchitektur prototypisch emuliert und einer Design-Space-Exploration unterzogen.