Jasper Homann präsentierte auf der FSiC2025 seine Forschung zur Verifikation konfigurierbarer RISC-V-Prozessoren. In seinem Beitrag stellte er den Einsatz des PATARA-Frameworks zur automatisierten Testgenerierung für den EIS-V-Prozessor mit variabler Pipeline-Tiefe vor. Im Vergleich zu offiziellen RISC-V-Test-Suites erreicht PATARA eine VHDL-Codeabdeckung von bis zu 100 %.
Die Arbeit entstand im Rahmen des vom BMFTR geförderten Projekts DI-GATE-V, das sich der Entwicklung einer offenen RISC-V Prozessorfamilie für GateMate FPGAs widmet.