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Verification, Validation and Testing of ASIC Designs

Organization

  • This course will start in the winter term 2023/24.
  • This course will be held in English.
  • This course is intended for master's students.
  • The modules Hardware-Software-Systems and Hardware-Praktikum are recommended as preparation for this course.

  • The lecture is held by Prof. Dr. Guillermo Payá Vayá. The exercise is supervised by the research assistants.
  • Entry in the official course directory (TODO).
  • This course takes place Monday 13:15 to 14:45 (lecture) and Friday 13:15 to 14:45 (exercise).

Description

Students learn techniques for verification, validation and testing of ASIC designs. By using practical examples and current development tools, the students are introduced to the challenges of today's chip development and testing.

Contents

  • Introduction to Verification, Validation and Testing

  • Pre-Silicon Verification

    • Introduction to ASIC Design Verification

    • Approaches to Functional Verification

    • Verification Tools

    • Verification Strategies

    • Design for Reuse

  • Post-Silicon Validation

    • Introduction to ASIC Validation

    • Traditional Post-Silicon Validation (in Industry)

    • Reversi Test Generation System

  • Run-Time Verification

    • Motivation of Runtime Verification

    • Classification of Runtime Verification Solutions

    • Dynamic Implementation of a Verification Architecture

    • Run-time Verification of Simple Cores

    • Hardware Patching Approaches

  • Testing

    • Introduction to VLSI Testing

    • Design for Testability

    • Test Generation

Oral Examination

The examination will be an oral examination. Dates will be announced in the course during the semester.

Literature

  • Wagner and Bertacco (2011): "Post-Silicon and Runtime Verification for Modern Processors"

  • Wang, Stroud, and Touba (2008): "System-on-Chip Test Architectures: Nanometer Design for Testability"

  • Mishra and Dutt (2005): "Functional Verification of Programmable Embedded Architectures: A Top-Down Approach"

  • Haque, Khan, and Michelson (2001): "The Art of Verification with VERA"

  • Keating and Bricaud (1999): "Reuse Methodology Manual"

  • Bergeron (2000): "Writing Testbenches. Functional Verification of HDL Models"

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